数字电视soc芯片中图像缩放的算法研究与硬件实现
由于数字电视soc芯片的广泛应用,图像缩放模块又是数字电视soc芯片中的关键技术,因此对于图像缩放的研究具有很深的科研与经济价值。 本文主要从两个方面对图像缩放模块进行研究。一方面是对图像缩放算法的研究。在对图像缩放算法研究的过程中,基于图像缩放技术的理论基础,着重对常用的两种图像缩放算法进行了研究与说明,双线性插值算法虽然实现较为简单但是插值后的图像较差,双立方插值算法插值后的图像效果较好但是硬件实现上计算较为复杂。所以基于以上情况,本文提出基于多相滤波器图像缩放的算法,多相滤波器图像缩放最大的特点是多相滤波器的特性更加逼近理想低通滤波器,但是应用此算法的多相滤波器对图像进行缩放时会产生振铃和锯齿现象,因此在本算法中增加了去振铃和去锯齿算法。 另一方面的研究是在多相滤波器图像缩放算法的基础上,提出了图像缩放模块的硬件实现架构。在整个模块的实现中,最主要的是考虑硬件资源的应用,本着这种思想,对整个模块的进行硬件实现,特别是在水平方向上的多相滤波器的设计上,节省了8个乘法器和1个加法器。所以本设计的图像缩放模块硬件实现是可行的并且是可综合的。 最后又对本设计的图像缩放模块进行了仿真验证。首先使用Modelsim软件对整个模块进行了功能仿真,然后应用FPGA进行了系统级的验证。经过以上两种验证之后,从而得到图像缩放模块是可用的。
数字电视;soc芯片;图像缩放;多相滤波器;仿真验证
中国海洋大学
硕士
通信与信息系统
刘卫东
2012
中文
TN949.197;TP391.41
68
2012-12-27（万方平台首次上网日期，不代表论文的发表时间）